Метод и средства высокоуровневой разработки моделей и генерации синтезируемых VHDL-описание аппаратного обеспечения вычислительных систем : Автореф. дис. на соиск. учен. степ. к.т.н. : Спец. 05.13.18
Метод и средства высокоуровневой разработки моделей и генерации синтезируемых VHDL-описание аппаратного обеспечения вычислительных систем : Автореф. дис. на соиск. учен. степ. к.т.н. : Спец. 05.13.18